Xilinx Memory Controller IP인 MIG를 사용함에 있어 지금보다 efficiency를 더 높이고 싶은 경우가 있습니다.
메모리의 write & read 효율을 올리기 위하여 다음의 사이트를 내용을 보면 됩니다.
2014년 10월 9일 목요일
2014년 10월 4일 토요일
[ Xilinx ] IOB Register 설정 방법
Xilinx FPGA를 사용할 경우,
이러한 문제를 해결하기 위하여 아래의 Option을 적용시키면 해결 됩니다.
아래는 Vivado에서의 IOB Register 설정 방법입니다.
XDC file에 아래와 같이 기입하면 IO block에 있는 Register를 사용하게 됩니다.
set_property IOB TRUE [get_cells {u0/mData_reg}*]
set_property IOB TRUE [get_ports {DI*}]
set_property IOB TRUE [get_ports *]
아래의 그림과 같이 XDC에 IOB TRUE 적용 후 SLICE가 아닌 IOB Register에 적용되어진 것을 Implementation 후의 Device View에서 확인할 수 있습니다.
위 Example Design의 Vivado 2015.4 parject file을 아래의 링크를 통하여 Download 받을 수 있습니다.
example_iob_ok
이러한 IOB Register 설정 방법은 가능한 Design과 적용이 되지 않는 Design이 있습니다.
아래의 그림은 TRUE IOB 적용이 가능한 Design의 Schematic View입니다.
Source code 작성 시, 반드시 Register를 거쳐 direct로 output pin에 연결되는 경우와 Input pin에서 direct로 Register에 연결되는 design의 경우만 적용이 됩니다. 예를 들면, Register를 거쳐 중간에 조합회로(AND, OR gate 등등)를 지나 output pin에 연결되어질 경우에는 XDC file에 IOB TRUE를 기입하였어도 IO block에 있는 Register를 사용하지 못합니다.
설계된 Design이 이 경우에 해당되는지 설계자가 아닌 다른 사람이 확인할 수 있는 방법은 아래의 그림과 같이 Schematic view에서 간단하게 확인할 수 있습니다.
위 Example Design의 Vivado 2015.4 parject file을 아래의 링크를 통하여 Download 받을 수 있습니다.
example_iob_fail
지금까지 Data Bus의 Input 혹은 Output에 대한 Sync 정렬을 위하여 IOB Register 설정 방법을 알아보았습니다.
- Input Data 이상하게 읽혀지는 문제
- Output Pin의 Data를 Oscilloscope로 측정 시 Bus Data간 skew가 발생하는 문제
이러한 문제를 해결하기 위하여 아래의 Option을 적용시키면 해결 됩니다.
아래는 Vivado에서의 IOB Register 설정 방법입니다.
XDC file에 아래와 같이 기입하면 IO block에 있는 Register를 사용하게 됩니다.
set_property IOB TRUE [get_cells {u0/mData_reg}*]
set_property IOB TRUE [get_ports {DI*}]
set_property IOB TRUE [get_ports *]
아래의 그림과 같이 XDC에 IOB TRUE 적용 후 SLICE가 아닌 IOB Register에 적용되어진 것을 Implementation 후의 Device View에서 확인할 수 있습니다.
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| 클릭하면 큰 그림으로 볼 수 있습니다. |
위 Example Design의 Vivado 2015.4 parject file을 아래의 링크를 통하여 Download 받을 수 있습니다.
example_iob_ok
이러한 IOB Register 설정 방법은 가능한 Design과 적용이 되지 않는 Design이 있습니다.
아래의 그림은 TRUE IOB 적용이 가능한 Design의 Schematic View입니다.
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| 클릭하면 큰 그림으로 볼 수 있습니다. |
Source code 작성 시, 반드시 Register를 거쳐 direct로 output pin에 연결되는 경우와 Input pin에서 direct로 Register에 연결되는 design의 경우만 적용이 됩니다. 예를 들면, Register를 거쳐 중간에 조합회로(AND, OR gate 등등)를 지나 output pin에 연결되어질 경우에는 XDC file에 IOB TRUE를 기입하였어도 IO block에 있는 Register를 사용하지 못합니다.
설계된 Design이 이 경우에 해당되는지 설계자가 아닌 다른 사람이 확인할 수 있는 방법은 아래의 그림과 같이 Schematic view에서 간단하게 확인할 수 있습니다.
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| 클릭하면 큰 그림으로 볼 수 있습니다. |
example_iob_fail
지금까지 Data Bus의 Input 혹은 Output에 대한 Sync 정렬을 위하여 IOB Register 설정 방법을 알아보았습니다.
[ Xilinx ] 사용하고자 하는 Xilinx Device에 알맞는 Power Guide
Xilinx FPGA를 사용할 경우 가장 먼저 고려되는 부분이 Power Consumption입니다.
아래의 Q&A를 보시면 어느 정도 파악이 될 듯 ???!!!
Q > 각 전원의 Power는 얼마나 필요한가요?
A > 설계할 Logic Design이 어느 정도인지 모르는 경우는 알 수가 없습니다.
Q > 설계할 Logic Design이 어느 정도인지 알고 있는 경우는 Power를 어떻게 알 수 있나요?
A > Xilinx Power Estimator (XPE)를 이용하여 확인할 수 있습니다. 사용방법에 대한 설명은 Xilinx Power Estimator User Guide를 보면 됩니다.
Q > 설계된 Logic Design이 없는 경우에 필요한 Power를 알 수 없다면 Max Power 라도 알 수 없나요?
A > 아래 링크의 사이트(Texas Instruments / Xilinx Power Guide)를 참고하면 사용할 Xilinx Device에 해당되는 Power를 가늠할 수 있습니다
아래의 Q&A를 보시면 어느 정도 파악이 될 듯 ???!!!
Q > 각 전원의 Power는 얼마나 필요한가요?
A > 설계할 Logic Design이 어느 정도인지 모르는 경우는 알 수가 없습니다.
Q > 설계할 Logic Design이 어느 정도인지 알고 있는 경우는 Power를 어떻게 알 수 있나요?
A > Xilinx Power Estimator (XPE)를 이용하여 확인할 수 있습니다. 사용방법에 대한 설명은 Xilinx Power Estimator User Guide를 보면 됩니다.
Q > 설계된 Logic Design이 없는 경우에 필요한 Power를 알 수 없다면 Max Power 라도 알 수 없나요?
A > 아래 링크의 사이트(Texas Instruments / Xilinx Power Guide)를 참고하면 사용할 Xilinx Device에 해당되는 Power를 가늠할 수 있습니다
[ Xilinx ] Xilinx Device에 알맞는 PROM Selection Guide
Xilinx FPGA를 사용하려면 반드시 별도의 PROM이 필요해요. 과거에는 Xilinx 전용 PROM을 사용하였으나, 요즈음은 일반적인 SPI, BPI Flash memory를 많이 사용하고 있어요.
Old Device의 경우, 아래 링크의 사이트를 참고하세요.
7-Series & Utrascale Device는 아래 링크 문서의 141페이지 이 후의 내용을 참고하세요
Configuration 속도가 문제된다면, BPI Flash memory를 고려할 필요가 있어요.
Old Device의 경우, 아래 링크의 사이트를 참고하세요.
7-Series & Utrascale Device는 아래 링크 문서의 141페이지 이 후의 내용을 참고하세요
Configuration 속도가 문제된다면, BPI Flash memory를 고려할 필요가 있어요.
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